Меню

Техпроцесс 14 нм – Intel продолжит использовать техпроцесс 14 нм даже при создании новейших дискретных мобильных видеокарт

Leave a comment

Китай приступит к 14-нм массовому производству до середины 2019 года

На этой неделе появились сообщения о том, что SMIC, крупнейший полупроводниковый производитель Китая, собирается в первой половине текущего этого года начать массовое производство чипов с использованием самостоятельно разработанной технологии производства 14 нм FinFET. Примечательно, что это происходит как минимум на пару кварталов раньше, чем первоначально предполагалось — другими словами, SMIC явно опережает график. Между тем компания уже работает над более тонкими по сравнению с 14 нм нормами: в настоящее время она осваивает 10-нм техпроцесс и 7-нм нормы с использованием литографии в крайнем ультрафиолетовом диапазоне (EUV).

Согласно различным сообщениям китайских и тайваньских технологических СМИ, выход годных кристаллов SMIC при 14-нм производстве достиг 95 %, чего более чем достаточно для пуска массового производства. Одним из первых чипов, которые будут печататься на 14-нм мощностях китайского производителя, станет однокристальная система для смартфонов. Хотя SMIC, естественно, не раскрывает имя своего первого 14-нм клиента, её ключевыми заказчиками выступают HiSilicon, Qualcomm и производящая датчики отпечатков пальцев Fingerprint Cards. Так что список потенциальных кандидатов довольно короткий.

Аналитики говорят, что 14-нм мощности SMIC будут относительно небольшими по сравнению с лидерами отрасли, каждый из которых имеет несколько таких заводов. SMIC в настоящее время имеет два завода, которые могут работать с 300-мм кремниевыми пластинами с использованием 28-нм и более крупных процессов. Те же самые заводы будут использоваться и для 14-нм проектов, но учитывая их возможности и очень высокий коэффициент загруженности SMIC (94,1 % во втором квартале 2018 года), вряд ли в обозримом будущем они будут целиком переведены на производство более совершенных решений. По той же причине наряду с подготовкой 14-нм норм для своих существующих фабрик компания возводит большое предприятие с объёмом инвестиций в $10 млрд, который будет использоваться для передового производства в будущем.

«SMIC получила $10 млрд на строительство производственных мощностей для 14-, 10- и 7-нм производства. К четвёртому кварталу 2021 года они будут иметь мощность 70 000 кремниевых пластин в месяц,

— отметил исполнительный директор International Business Strategies (IBS) Гендель Джонс (Handel Jones). — Строительство будет масштабным. Они уже купили кое-какое оборудование, но пока ничего существенного».

Так что не стоит ожидать, что в обозримом будущем SMIC удастся производить однокристальные системы с использованием передовых технологических процессов FinFET в объёмах, сравнимых с лидерами отрасли. Но даже если компания сможет относительно быстро нарастить мощности, обеспечение спроса может оказаться более сложной задачей. 14-нм чипы дороги в проектировании и изготовлении для них масок, поэтому до сих пор так много кристаллов печатается по 28-нм и более старым нормам.

Возможности пяти фабрик SMIC

Техпроцессы

 Мощности (пластин  в

месяц)

Место расположения

 BJ

 200 мм

90 нм — 150 нм

50 000

Пекин, Китай

 300 мм

28 нм — 65 нм

35 000

 SH

 200 мм

90 нм — 350 нм

120 000

Шанхай, Китай

 300 мм

28 нм — 65 нм

20 000

 SZ

 200 мм

90 нм — 350 нм

60 000

Шэньчжэнь, Китай

 TJ

 200 мм

90 нм — 350 нм

50 000

Тяньцзинь, Китай

 LF

 200 мм

90 нм — 180 нм

50 000

Авеццано, Италия

Так или иначе, последние достижения SMIC отлично укладываются в амбициозную программу китайского правительства «Сделано в Китае 2025». Согласно нему, государство хочет достичь через 6 лет уровня самообеспеченности чипами в 70 %, и передовые полупроводниковые заводы сыграют в этом важную роль. Однако среди аналитиков есть сомнения, что план осуществим. Большинство произведённых в Китае к 2025 году чипов будет печататься компаниями, базирующимися за пределами страны.

Как уже отмечалось, SMIC уже работает над 10- и 7-нм нормами, что сама компания подтвердила ещё в 2018 году. Оба техпроцесса чрезвычайно дороги в проектировании, но, поскольку полупроводниковая индустрия в целом растёт и имеется щедрое финансирование со стороны правительства Китая (и различных аффилированных сторон), у SMIC достаточно денег на необходимые исследования и разработки. Работая на достижение этой цели, в прошлом году SMIC приобрела систему Step and scan EUV у ASML за $120 млн — она, как ожидается, будет получена ​​в начале этого года, чтобы в будущем использоваться при разработке 7-нм техпроцесса и, в конечном итоге, применяться в массовом производстве.

Если вы заметили ошибку — выделите ее мышью и нажмите CTRL+ENTER.

3dnews.ru

где на самом деле 7 нанометров в технологии 7 нм? / Habr

Современные микроэлектронные технологии — как «Десять негритят». Стоимость разработки и оборудования так велика, что с каждым новым шагом вперёд кто-то отваливается. После новости об отказе GlobalFoundries от разработки 7 нм их осталось трое: TSMC, Intel и Samsung. А что такое, собственно “проектные нормы” и где там тот самый заветный размер 7 нм? И есть ли он там вообще?
Рисунок 1. Транзистор Fairchild FI-100, 1964 год.

Самые первые серийные МОП-транзисторы вышли на рынок в 1964 году и, как могут увидеть из рисунка искушенные читатели, они почти ничем не отличались от более-менее современных — кроме размера (посмотрите на проволоку для масштаба).

Зачем уменьшать размер транзисторов? Самый очевидный ответ на этот вопрос носит название закона Мура и гласит, что каждые два года количество транзисторов на кристалле должно увеличиваться вдвое, а значит линейные размеры транзисторов должны уменьшаться в корень из двух раз. «Должно» — согласно наблюдениям Гордона Мура (и некоторых других инженеров) в семидесятых. Из закона Мура следует много других факторов, составляющих дорожную карту микроэлектроники ITRS. Наиболее простая и грубая формулировка методов реализации закона Мура (также известная как закон миниатюризации Деннарда) — рост числа транзисторов на чипе не должен приводить к росту плотности потребляемой мощности, то есть с уменьшением размеров транзисторов должны пропорционально уменьшаться напряжение питания и рабочий ток.

Ток через МОП-транзистор пропорционален отношению его ширины к длине, а значит мы можем сохранять один и тот же ток, пропорционально уменьшая оба этих параметра. Более того, уменьшая размеры транзистора, мы уменьшаем еще и емкость затвора (пропорциональную произведению длины и ширины канала), делая схему еще быстрее. В общем, в цифровой схеме нет практически никаких причин делать транзисторы больше, чем минимально допустимый размер. Дальше начинаются нюансы насчет того, что в логике p-канальные транзисторы обычно несколько шире n-канальных, чтобы скомпенсировать разницу в подвижности носителей заряда, а в памяти наоборот, n-канальные транзисторы шире, чтобы память нормально записывалась через некомплементарный ключ, но это действительно нюансы, а глобально — чем меньше размеры транзистора — тем лучше для цифровых схем.

Именно поэтому длина канала всегда была самым маленьким размером в топологии микросхемы, и самым логичным обозначением проектных норм.

Здесь надо заметить, что вышеописанные рассуждения про размер не справедливы для аналоговых схем. Например, прямо сейчас на втором мониторе моего компьютера — согласованная пара транзисторов по 150 нм технологии, по 32 куска размером 8/1 мкм каждый. Так делается для того, чтобы обеспечить идентичность этих двух транзисторов, несмотря на технологический разброс параметров. Площадь при этом имеет второстепенное значение.

У технологов и топологов существует так называемая лямбда-система типовых размеров топологии. Она очень удобна для изучения проектирования (и была придумана в университете Беркли, если я не ошибаюсь) и переноса дизайнов с фабрики на фабрику. Фактически, это обобщение типичных размеров и технологических ограничений, но немного загрубленное, чтобы на любой фабрике точно получилось. На ее примере удобно посмотреть на типовые размеры элементов в микросхеме. Принципы в основе лямбда-системы очень просты:

  1. если сдвиг элементов на двух разных фотолитографических масках имеет катастрофические последствия (например, короткое замыкание), то запас размеров для предотвращения несостыковок должен быть не менее двух лямбд;
  2. если сдвиг элементов имеет нежелательные, но не катастрофические последствия, запас размеров должен быть не менее одной лямбды;
  3. минимально допустимый размер окон фотошаблона — две лямбды.

Из третьего пункта следует, в частности, то, что лямбда в старых технологиях — половина проектной нормы (точнее, что длина канала транзистора и проектные нормы — две лямбды).
Рисунок 2. Пример топологии, выполненной по лямбда-системе.

Лямбда-система отлично работала на старых проектных нормах, позволяя удобно переносить производство с фабрики на фабрику, организовывать вторых поставщиков микросхем и делать много еще чего полезного. Но с ростом конкуренции и количества транзисторов на чипе фабрики стали стремиться сделать топологию немного компактнее, поэтому сейчас правила проектирования, соответствующие «чистой» лямбда-системе, уже не встретить, разве что в ситуациях, когда разработчики самостоятельно их загрубляют, имея в виду вероятность производства чипа на разных фабриках. Тем не менее, за долгие годы в отрасли сложилась прямая связь «проектные нормы = длина канала транзистора», которая успешно существовала до тех пор, пока размеры транзисторов не достигли десятков нанометров.


Рисунок 3. Схематичный разрез транзистора.

На этом рисунке приведен ОЧЕНЬ сильно упрощенный разрез обычного планарного (плоского) транзистора, демонстрирующий разницу между топологической длиной канала (Ldrawn) и эффективной длиной канала (Leff). Откуда берется разница?

Говоря о микроэлектронной технологии, почти всегда упоминают фотолитографию, но гораздо реже — другие, ничуть не менее важные технологические операции: травление, ионную имплантацию, диффузию и т.д. и т.п. Для нашего с вами разговора будет не лишним напоминание о том, как работают диффузия и ионная имплантация.


Рисунок 4. Сравнение диффузии и ионной имплантации.

С диффузией все просто. Вы берете кремниевую пластину, на которой заранее (с помощью фотолитографии) нанесен рисунок, закрывающий оксидом кремния те места, где примесь не нужна, и открывающий те, где она нужна. Дальше нужно поместить газообразную примесь в одну камеру с кристаллом и нагреть до температуры, при которой примесь начнет проникать в кремний. Регулируя температуру и длительность процесса, можно добиться требуемого количества и глубины примеси.

Очевидный минус диффузии — то, что примесь проникает в кремний во всех направлениях одинаково, что вниз, что вбок, таким образом сокращая эффективную длину канала. И мы говорим сейчас о сотнях нанометров! Пока проектные нормы измерялись в десятках микрон, все было нормально, но разумеется, такое положение дел не могло продолжаться долго, и на смену диффузии пришла ионная имплантация.

При ионной имплантации пучок ионов примеси разгоняется и направляется на пластину кремния. При этом все ионы движутся в одном направлении, что практически исключает их расползание в стороны. В теории, конечно же. На практике ионы все-таки немного расползаются в стороны, хоть и на гораздо меньшие расстояния, чем при диффузии.

Тем не менее, если мы возвратимся к рисунку транзистора, то увидим, что разница между топологической и эффективной длиной канала начинается именно из-за этого небольшого расползания. Ей, в принципе, можно было бы пренебречь, но она — не единственная причина различия. Есть еще короткоканальные эффекты. Их пять, и они разными способами изменяют параметры транзистора в случае, если длина канала приближается к различным физическим ограничениям. Описывать все их я не буду, остановлюсь на самом релевантном для нас — DIBL (Drain-Induced Barrier Lowering, индуцированное стоком снижение потенциального барьера).

Для того, чтобы попасть в сток, электрон (или дырка) должен преодолеть потенциальный барьер стокового pn-перехода. Напряжение на затворе уменьшает этот барьер, таким образом управляя током через транзистор, и мы хотим, чтобы напряжение на затворе было единственным управляющим напряжением. К сожалению, если канал транзистора слишком короткий, на поведение транзистора начинает влиять стоковый pn-переход, который во-первых, снижает поровогое напряжение (см. рисунок ниже), а во-вторых, на ток через транзистор начинает влиять напряжение не только на затворе, но и на стоке, потому что толщина стокового pn-перехода увеличивается пропорционально напряжению на стоке и соответственно укорачивает канал.


Рисунок 5. Эффект Drain-Induced Barrier Lowering (DIBL).
Источник — википедия.

Кроме того, уменьшение длины канала приводит к тому, что носители заряда начинают свободно попадать из истока в сток, минуя канал и формируя ток утечки (bad current на рисунке ниже), он же статическое энергопотребление, отсутствие которого было одной из важных причин раннего успеха КМОП-технологии, довольно тормозной по сравнению с биполярными конкурентами того времени. Фактически, каждый транзистор в современной технологии имеет стоящий параллельно ему резистор, номинал которого тем меньше, чем меньше длина канала.


Рисунок 6. Рост статического потребления из-за утечек в технологиях с коротким каналом.
Источник — Synopsys.

Рисунок 7. Доля статического энергопотребления микропроцессоров на разных проектных нормах.

Источник — B. Dieny et. al., «Spin-Transfer Effect and its Use in Spintronic Components», International Journal of Nanotechnology, 2010

Сейчас же, как вы можете видеть на рисунке выше, статическое потребление существенно превышает динамическое и является важным препятстствием для создания малопотребляющих микросхем, например, для носимой электроники и интернета вещей. Собственно, примерно в момент, когда это стало важной проблемой, и начался маркетинговый мухлеж с проектными нормами, потому что прогресс в литографии стал опережать прогресс в физике.

Для борьбы с нежелательными эффектами короткого канала на проектных нормах 800-32 нанометров было придумано очень много разных технологических решений, и я не буду описывать их все, иначе статья разрастется до совсем уж неприличных размеров, но с каждым новым шагом приходилось внедрять новые решения — дополнительные легирования областей, прилегающих к pn-переходам, легирования в глубине для предотвращения утечек, локальное превращение кремния в транзисторах в кремний-германий… Ни один шаг в уменьшении размеров транзисторов не дался просто так.


Рисунок 8. Эффективная длина канала в технологиях 90 нм и 32 нм. Транзисторы сняты в одном и том же масштабе. Полукруги на рисунках — это форма дополнительного слабого подлегирования стоков (LDD, lightly doped drain), делаемого для уменьшения ширины pn-переходов.

Источник — Synopsys.

Типичные размеры металлизации и расстояния между элементами при переходе от 90 нм до примерно 28 нм уменьшались пропорционально уменьшению цифры проектных норм, то есть типовой размер следующего поколения составлял 0.7 от предыдущего (чтобы, согласно закону Мура, получить двукратное уменьшение площади). Одновременно с этим длина канала уменьшалась в лучшем случае как 0.9 от предыдущего поколения, а эффективная длина канала практически не менялась вовсе. Из рисунка выше хорошо видно, что линейные размеры транзисторов при переходе от 90 нм к 32 нм изменились вообще не в три раза, и все игры технологов были вокруг уменьшения перекрытий затвора и легированных областей, а также вокруг контроля за статическими утечками, который не позволяли делать канал короче.

В итоге стали понятны две вещи:

  1. спуститься ниже 25-20 нм без технологического прорыва не получится;
  2. маркетологам стало все сложнее рисовать картину соответствия прогресса технологии закону Мура.

Закон Мура — это вообще противоречивая тема, потому что он является не законом природы, а эмпирическим наблюдением некоторых фактов из истории одной конкретной компании, экстраполированном на будущий прогресс всей отрасли. Собственно, популярность закона Мура неразрывно связана с маркетологами Intel, которые сделали его своим знаменем и, на самом деле, много лет толкали индустрию вперед, заставляя ее соответствовать закону Мура там, где, возможно, стоило бы немного подождать.

Какой выход нашли из ситуации маркетологи? Весьма изящный.

Длина канала транзистора — это хорошо, но как по ней оценить выигрыш площади, который дает переход на новые проектные нормы? Довольно давно в индустрии для этого использовалась площадь шеститранзисторной ячейки памяти — самого популярного строительного блока микропроцессоров. Именно из таких ячеек обычно состоит кэш-память и регистровый файл, которые могут занимать полкристалла, и именно поэтому схему и топологию шеститранзисторной ячейки всегда тщательно вылизывают до предела (часто — специальные люди, которые только этим и занимаются), так что это действительно хорошая мера плотности упаковки.


Рисунок 9. Схема шеститранзисторной ячейки статической памяти.
Рисунок 10. Разные варианты топологии шеститранзисторной ячейки статической памяти. Источник — G. Apostolidis et. al., «Design and Simulation of 6T SRAM Cell Architectures in 32nm Technology», Journal of Engineering Science and Technology Review, 2016

Так что довольно давно в описаниях технологий цифру проектных норм сопровождала вторая цифра — площадь ячейки памяти, которая, по идее, должна быть производной от длины канала. А дальше случилась интересная подмена понятий. В момент, когда прямое масштабирование перестало работать, и длина канала перестала уменьшаться каждые два года по закону Мура, маркетологи догадались, что можно не выводить площадь ячейки памяти из проектных норм, а выводить цифру проектных норм из площади ячейки памяти!

То есть натурально “раньше у нас была длина канала 65 нм и площадь ячейки памяти Х, а теперь длина канала 54 нм, но мы ужали металлизацию, и теперь площадь ячейки стала Х/5, что примерно соответствует переходу от 65 до 28 нм. Так давайте всем скажем, что у нас проектные нормы 28 нм, а про длину канала 54 нм никому говорить не будем?” Справедливости ради, “ужали металлизацию” — это тоже важное достижение, и какое-то время после начала проблем с миниатюризацией собственно транзисторов озвученным проектным нормам соответствовала минимальная ширина металлизации, размер контакта к транзистору или еще какая-нибудь цифра на топологии. Но дальше начались пляски с FinFET транзисторами, у которых ключевые размеры никак не связаны с разрешением литографии, скорости миниатюризации транзисторов и всего остального окончательно разошлись, и единственной нормальной цифрой осталась площадь ячейки памяти, на основе которой нам сейчас и сообщают про “10”, “7” и “5” нанометров.


Рисунок 11. Сравнение технологий 14 нм и 10 нм Intel.
Источник — Intel.

Вот отличный пример этого “нового скейлинга”. Нам показывают, как поменялись характерные размеры в ячейке памяти. Многие параметры, но о длине и ширине канала транзистора тут ни слова!

Как решали проблему невозможности уменьшения длины канала и контроля за утечками технологи?

Они нашли два пути. Первый — в лоб: если причина утечек — большая глубина имплантации, давайте ее уменьшим, желательно радикально. Технология «кремний на изоляторе» (КНИ) известна уже очень давно (и активно применялась все эти годы, например в 130-32 нм процессорах AMD, 90 нм процессоре приставки Sony Playstation 3, а также в радиочастотной, силовой или космической электронике), но с уменьшением проектных норм она получила второе дыхание.


Рисунок 12. Сравнение транзисторов, выполненных по обычной объемной и FDSOI (полностью обедненный КНИ) технологиях.
Источник — ST Microelectronics.

Как видите, идея более чем элегантная — под очень тонким активным слоем располагается оксид, убирающий вредный ток утечки на корню! Заодно, за счет уменьшения емкости pn-переходов (убрали четыре из пяти сторон куба стока) увеличивается быстродействие и еще уменьшается энергопотребление. Именно поэтому сейчас технологии FDSOI 28-22-20 нм активно рекламируются как платформы для микросхем интернета вещей — потребление действительно сокращается в разы, если не на порядок. И еще такой подход позволяет в перспективе поскейлить обычный плоский транзистор до уровня 14-16 нм, чего объемная технология уже не позволит.

Тем не менее, ниже 14 нм на FDSOI особенно не опуститься, да и другие проблемы у технологии тоже есть (например, страшная дороговизна подложек КНИ), в связи с чем индустрия пришла к другому решению — FinFET транзисторам. Идея FinFET транзистора тоже весьма элегантна. Мы хотим, чтобы бОльшая часть пространства между стоком и истоком управлялась затвором? Так давайте окружим это пространство затвором со всех сторон! Хорошо, не со всех, трех будет вполне достаточно.


Рисунок 13. Структура FinFET.
Источник — A. Tahrim et.al., «Design and Performance Analysis of 1-Bit FinFET Full Adder Cells for Subthreshold Region at 16 nm Process Technology», Journal of Nanomaterials, 2015

Рисунок 14. Сравнение энергопотребления разных вариантов сумматора, выполненных на планарных транзисторах и на FinFET.
Источник — A. Tahrim et.al., «Design and Performance Analysis of 1-Bit FinFET Full Adder Cells for Subthreshold Region at 16 nm Process Technology», Journal of Nanomaterials, 2015

В FinFET канал не плоский и находящийся прямо под поверхностью подложки, а образует вертикальный плавник (Fin — это и есть плавник), выступающий над поверхностью и с трех сторон окруженный затвором. Таким образом, все пространство между стоком и истоком контролируется затвором, и статические утечки очень сильно уменьшаются. Первыми FinFET серийно выпустили Intel на проектных нормах 22 нм, дальше подтянулись остальные топовые производители, включая такого апологета КНИ, как Global Foundries (бывшие AMD).

Вертикальность канала в FinFET, кроме всего прочего, позволяет экономить на площади ячейки, потому что FinFET c широким каналом довольно узкий в проекции, и это, в свою очередь, опять помогло маркетологам с их рассказами про площадь ячейки памяти и ее двухкратное уменьшение с каждым новым шагом «проектных норм», уже никак не привязанных к физическим размерам транзистора.


Рисунок 15. Топологии разных вариантов ячеек памяти (5T-9T) в технологии с FinFET. Источник — M. Ansari et. al., «A near-threshold 7T SRAM cell with high write and read margins and low write time for sub-20 nm FinFET technologies», the VLSI Journal on Integration, Volume 50, June 2015.

Вот примеры разных вариантов ячеек памяти в технологии с FinFET. Видите, как геометрическая ширина канала намного меньше длины? Также можно видеть, что, несмотря на все пертурбации, лямбда-система у топологов все еще в ходу для количественных оценок. А что с абсолютными цифрами?


Рисунок 16. Некоторые размеры транзисторов в 14-16 нм технологиях.
Источник — the ConFab 2016 conference proceedings.

Как видно из рисунка, топологическая длина канала в 16 нм FinFET технологиях все еще больше, чем 20-25 нм, о которых говорилось выше. И это логично, ведь физику не обманешь. Но из этого же рисунка можно сделать и другой, более интересный вывод: если присмотреться, то становится понятно, что минимальный имеющийся в транзисторах размер — это не длина канала, а ширина плавника. И тут нас ожидает забавное открытие: ширина плавника в техпроцессе Intel 16 nm составляет (барабанная дробь!) ВОСЕМЬ нанометров.


Рисунок 17. Размеры плавника в 14 нм техпроцессе Intel.
Источник — wikichip.org

Как видите, тут маркетологи, привязавшись к размерам ячейки памяти, обманули сами себя, и теперь вынуждены озвучивать цифру больше, чем могли бы. На самом деле, конечно, в условиях принципиального изменения структуры транзистора и ожидания пользователей услышать какую-то метрику, использование метрики, отражающей плотность упаковки, было, наверное, единственно верным решением, и маркетологи в конечном счете оказались правы, хоть это и приводит иногда к забавным ситуациям, когда одни и те же проектные нормы в разных компаниях называют по-разному. Например, читая новости о том, что TSMC уже запустила 7 нм, а Intel опять задерживает начало производства 10 нм, стоит помнить о том, что 7 нм TSMC и 10 нм Intel — это на самом деле одни и те же проектные нормы с точки зрения и плотности упаковки, и размеров отдельных транзисторов.

Что дальше? На самом деле, никто не знает. Закон Мура исчерпал себя уже довольно давно, и если десять лет назад ответ на вопрос «что дальше?» можно было найти в отчетах исследовательских центров, то сейчас все чаще слышно о том, что от перспективных разработок приходится отказываться, так как они оказываются чрезмерно сложными во внедрении. Так уже произошло с пластинами диаметром 450 миллиметров, так частично происходит с EUV-литографией (с которой ученые носились лет двадцать), так, видимо, произойдет с транзисторами на графене и углеродных нанотрубках. Еще один технологический прорыв нужен, но пути к нему, как это ни прискорбно, пока не видно. Дошло до того, что новый директор TSMC Марк Лиу назвал наиболее перспективным направлением развития микроэлектронной технологии не уменьшение размеров транзисторов, а 3D-интеграцию. «Настоящая» 3D-интеграция, а не объединение нескольких чипов в одном корпусе действительно будет огромной вехой в развитии микроэлектроники, но вот закон Мура как закон уменьшения размеров транзисторов, кажется, умер окончательно.

habr.com

Imec показала, как можно выйти за рамки 3-нм техпроцесса и пойти дальше

На форуме ITF USA 2019 бельгийский исследовательский центр Imec показал образец важной структуры чипа, выпущенного с использованием 3-нм норм производства. Тем самым разработанная для этого технология и техпроцессы обещают открыть путь к массовому производству как 3-нм чипов, так и решений с меньшими технологическими нормами. Техпроцесс выдерживает масштабирование и может отодвинуть финал действия закона Мура.

Условная структура транзистора на кристалле и сопутствующих элементов

Условная структура транзистора на кристалле и сопутствующих элементов

Уточним, с техпроцессом с нормами 3 нм ассоциируется шаг металлических линий (проводников) шириной 21 нм. В данном случае 3 нм ― это размер минимально возможного расстояния между двумя линиями на кристалле, но другие топологические элементы на кристалле не могут и не обязаны быть соизмеримыми с максимально допустимым разрешением 3-нм проекции.

Опытную 3-нм структуру специалисты Imec последовательно изготавливали с использованием иммерсионной литографии с помощью 193-нм сканера и с помощью EVU-сканера с излучением 13,5 нм. Для 193-нм проекции с целью изготовления линий и траншей для заполнения металлами были задействованы технологии самостоятельно выравнивающихся масок (self-aligned quadrupole patterning, SAQP) с использованием четырёх масок (циклов проекции). Сканеры EUV «рисовали» блоки и структуры для сквозной (межслойной) металлизации. В целом задействованный Imec техпроцесс повторял основные шаги, свойственные изобретённому компанией IBM так называемому двойному дамасскому методу, когда иной металл вносился и проявлялся узором на базовой поверхности.

Imec сумел изготовить 3-нм слой M2 (металлический слой контактов в контактной структуре чипа)

Imec сумел изготовить 3-нм слой M2 (металлический слой контактов в контактной структуре чипа)

Основной целью эксперимента Imec было показать, что с помощью разработанного 3-нм техпроцесса можно снижать размеры таких важных элементов, как сквозные и горизонтальные контакты в металлических слоях (слой Back-End-Of-Line ― это всё, что ниже кристалла и предназначено для передачи сигналов и питания от кристалла к монтажной плате). Без уменьшения размеров контактов нечего и мечтать об уменьшении площади кристаллов. Опытная структура Imec доказала, что контактный слой M2 можно уменьшить с кратностью 0,7 и, тем самым, соблюсти пропорции между уменьшением площади кристалла и сохранением требуемого числа контактов.

В качестве материала для заполнения углублений (траншей) в полупроводнике специалисты Imec использовали рутений (Ru) и диэлектрик со значением постоянной, равной 3.0. Как мы сообщали, медь плохо подходит для мельчающих техпроцессов и учёные вынуждены переходить на новые материалы для изготовления металлических проводников и контактов в чипах. Также новые материалы и рутений в частности позволяют обходиться без защитного диффузионного барьера вокруг металлических проводников. Например, медь без этого не может, иначе электромиграция атомов меди «отравит» близлежащие кремниевые структуры.

Изображение и данные измерения опытной 3-нм контактной структуры из рутения (Imec)

Изображение и данные измерения опытной 3-нм контактной структуры из рутения (Imec)

Измерение ёмкостных и резистивных характеристик опытной 3-нм структуры показали, что их характеристики улучшились на 30 % по сравнению с предыдущим поколением структур. Надёжность в отношении проявлений электромиграции также оказалась на высоте: после 530 часов нагрева температурой 330 °C признаков электромиграции не обнаружено. В свою очередь, измерение на диэлектрический пробой выявило надёжность структуры на уровне 10 лет при температуре 100 °C. С этим можно и нужно работать.

Если вы заметили ошибку — выделите ее мышью и нажмите CTRL+ENTER.

3dnews.ru

Intel предложила 22-нм «аналог» техпроцесса 14 нм FinFET

Техпроцессы с нормами 14 нм и транзисторами FinFET считаются достаточно дорогими решениями для массового использования. В то же время 14-нм FinFET полупроводники выгодно отличаются своими характеристиками от чипов с планарными транзисторами, выполненными с технологическими нормами 28 нм. Это снова заставляет искать золотую середину. С точки зрения компаний GlobalFoundries и Samsung, доступной по цене условной альтернативой техпроцессу 14 нм FinFET станет 22-нм планарный техпроцесс на пластинах FD-SOI из полностью обеднённого изолирующего слоя.

Так, согласно планам GlobalFoundries, чипы с использованием техпроцесса 22FDX начнут выпускаться в Китае в 2019 году и в Германии на заводе компании в Дрездене. Учитывая, как тяжело внедряются новые техпроцессы класса 10 нм, техпроцессам класса 20 нм ещё жить и жить. Это подводит Intel к мысли, что для развития направления по контрактному производству чипов, которое компания вернула к жизни примерно пять лет назад, ей потребуется предложить какую-то достойную альтернативу техпроцессу на пластинах FD-SOI. Таким техпроцессом, как сообщили в Intel, станет упрощённый 22-нм техпроцесс с использованием FinFET транзисторов.

Сравненние техпроцесса Intel 22FFL с актуальными техпроцессами компании (Intel)

Сравнение техпроцесса Intel 22FFL с актуальными техпроцессами компании (Intel)

В компании разработали две версии техпроцесса 22FFL: производительную, которая будет лишь немного уступать техпроцессу 14 нм FinFET, и энергоэффективную, со 100-кратным снижением токов утечек по сравнению с обычным 22-нм FinFET техпроцессом Intel. К сожалению, в компании отказались сравнить техпроцесс 22FFL и техпроцесс GlobalFoundries 22FDX. Также техпроцесс Intel 22FFL будет конкурировать с планарным 28-нм техпроцессом, который за годы всё ещё не растерял свою привлекательность в секторе производительных решений.

Сравненние размеров элементов для актуальных техпроцессов и техпроцесса 22FFL (Intel)

Сравнение размеров элементов для актуальных техпроцессов и техпроцесса 22FFL (Intel)

По сравнению с 22 FinFET техпроцесс 22FFL использует чуть более крупную топологию, что скажется на плотности размещения транзисторов, но будет проще и дешевле с точки зрения производства. Например, шаг металлизации увеличен с 80 до 90 нм, что позволило использовать для литографической проекции всего один фотошаблон вместо двух, как раньше. Также в техпроцессе 22FFL увеличен шаг затворов с 90 до 108 нм. Добавим, что шаг рёбер составит 45 нм, а ячейка SRAM получит площадь 0,088 мкм2. Всего на одном квадратном миллиметре кристалла в техпроцессе 22FFL может разместиться до 18,8 млн транзисторов.

На заводе DX1 Intel в штате Орегон (Intel)

На заводе DX1 Intel в штате Орегон (Intel)

По мнению Intel, техпроцесс 22FFL значительно укрепит контрактное производство компании. С помощью упрощённого техпроцесса можно будет выпускать сетевые процессоры и решения для вещей с подключением к Интернету. Малые токи утечки будут весьма кстати в устройствах с длительным временем ожидания и малым периодом активной работы.

Если вы заметили ошибку — выделите ее мышью и нажмите CTRL+ENTER.

3dnews.ru

Наш 10-нм технологический процесс будет лучшим в индустрии

Корпорация Intel подтвердила задержку массового производства центральных процессоров с применением 10-нм технологического процесса до второй половины 2017 года. Производитель микросхем утверждает, что в связи с трудностями в освоении новых норм производства ей придётся растянуть жизненный цикл 14-нм техпроцесса для CPU ещё на год. Таким образом, в следующем году Intel представит процессоры Kaby Lake, а Cannonlake выйдут только в 2017-м. Руководство Intel признало, что вследствие усложнения производства микросхем знаменитый закон Мура может подвергнуться трансформации. Тем не менее, в отличие от конкурентов, Intel не планирует упрощать характеристики новой технологии производства, чтобы ускорить её выход на рынок. В корпорации уверены, что её 10-нм технологический процесс станет лучшим в индустрии.

Цикличность закона Мура увеличивается

Когда Гордон Мур (Gordon Moore) впервые сделал своё наблюдение об удвоении числа транзисторов в интегральных схемах в 1965 году, он отметил, что их количество увеличивается в два раза каждые 12 месяцев. В 1975 году он пересмотрел своё наблюдение и сделал прогноз, что число транзисторов в микросхемах будет удваиваться каждые два года. В последние несколько лет производственные технологии и интегральные схемы стали настолько сложными, что это привело к удлинению циклов перехода от одного техпроцесса на другой. Как следствие, количество транзисторов в чипах теперь удваивается каждые два с половиной года или реже. В результате корпорация Intel по факту вынуждена производить не два, а три семейства микропроцессоров, используя одну и ту же технологию.

Микросхема Intel

Микросхема Intel

«Последние два перехода на новые технологии показали, что длина цикла сегодня составляет около двух с половиной лет», — сказал Брайан Кржанич (Brian Krzanich), исполнительный директор Intel, в ходе ежеквартальной телеконференции компании с инвесторами и финансовыми аналитиками. «В соответствии с этим, во второй половине 2016 года мы планируем представить Kaby Lake, третье поколение наших 14-нм продуктов, которые будут базироваться на фундаменте архитектуры Skylake, но иметь ключевые улучшения в производительности. Мы ожидаем, что это нововведение в нашем перспективном плане представит новые возможности и увеличит скорость вычислений, одновременно проложив путь для плавного перехода на 10 нм».

Не все техпроцессы одинаковы

Intel намерена начать производство своих микросхем под кодовым названием Cannonlake с использованием 10-нм технологии производства лишь во второй половине 2017-го. Судя по сообщениям неофициальных источников, корпорация Samsung планирует начать массовое производство микросхем по технологии 10 нм уже в 2016 году. Таким образом, Samsung может опередить Intel в области освоения передовых техпроцессов.

300-мм подложка с микросхемами Intel

300-мм подложка с микросхемами Intel

Теоретически, отставание может представлять проблему для Intel, поскольку более тонкие нормы производства означают возможность снизить энергопотребление и увеличить производительность. Хотя процессоры Intel не конкурируют напрямую с процессорами Apple A и Samsung Exynos (именно их Samsung производит с использованием передовых технологий), устройства на базе Intel конкурируют с таковыми на базе указанных чипов. Как следствие, при увеличении популярности подобных устройств уменьшится популярность электроники на основе продукции Intel.

Тем не менее, стоит понимать, что 10 нм — это лишь наименование технологического процесса, указывающее на одну из его характеристик. Все производственные процессы Intel, как правило, превосходят аналогичные технологии других производителей полупроводников. Так, 14-нм и 16-нм FinFET технологии Samsung, GlobalFoundries и TSMC хоть и используют уменьшенные транзисторы, базируются на межблочных соединениях от 20-нм техпроцессов. Таким образом, размер микросхем, произведённых по технологиям 14LPE и CLN16FF, не отличается от тех, что изготовлялись с использованием менее совершенных процессов, что не даёт возможности серьёзно увеличить их транзисторный бюджет по сравнению с предшественниками.

По сравнению с технологиями изготовления микросхем других производителей полупроводников, новые техпроцессы Intel всегда и по всем характеристикам превосходят своих предшественников. Так, 14-нм техпроцесс Intel не только увеличивает частотный потенциал и уменьшает энергопотребление, но и увеличивает плотность транзисторов, что даёт возможности интегрировать в микросхемы больше функциональных блоков.

Intel: Мы останемся лидерами в индустрии полупроводников!

Исполнительный директор Intel подчеркнул, что компания не пойдёт на использование разного рода ухищрений, чтобы формально продекларировать переход на техпроцесс 10 нм. Новая технология изготовления уменьшит размеры как транзисторов, так и межблочных соединений, что максимизирует плотность элементов, уменьшив стоимость микросхем в пересчёте на транзистор.

«Мы считаем, если вы посмотрите на масштабирование [10-нм техпроцесса в сравнении с 14-нм], то оно будет достаточно серьёзным по сравнению с типичным при переходе от одного к процесса к другому», — сказал господин Кржанич. «Я не дам вам точные цифры сейчас. Но мы считаем, что если объединить все [инновации, связанные с 10-нм технологией] вместе, наша лидирующая позиция [в индустрии] не изменится, даже в связи с отсрочкой [начала поставок микросхем]».

В производственном комплексе Intel

В производственном комплексе Intel

Глава Intel не стал раскрывать большого количества деталей о 10-нм технологическом процессе, а также точных причин задержки начала его применения. Тем не менее, он намекнул, что новая технология производства использует «улучшенные» транзисторы с вертикально расположенным затвором (FinFET), а также иммерсионную литографию с мультипаттернингом.  

«Каждый [техпроцесс] имеет свой собственный рецепт сложностей и трудностей», — объяснил господин Кржанич. «Проблемы с переходом с 14 нм на 10 нм являются примерно тем же самым, что было с переходом с 22 нм на 14 нм. [Иммерсионная] фотолитография становится всё более сложной в использовании по мере уменьшения размеров элементов микросхем. Количество проходов при использовании мультипаттернинга увеличивается».

Intel: Мы выпустим миллионы Cannonlake в первый год

Не секрет, что процесс выхода на рынок микросхем Broadwell растянулся на много месяцев, а первоначальные объёмы выпуска Core M (Broadwell) по технологии 14 нм были мизерными. В Intel обещают, что дополнительный год поможет её инженерам отшлифовать 10-нм техпроцесс для быстрого запуска новых микросхем Cannonlake в по-настоящему массовое производство.

«Во второй половине 2017 года мы начнём производство первых 10-нм процессоров, известных по кодовому названию Cannonlake», — сказал господин Кржанич. «Когда мы говорим про вторую половину 2017 года, мы говорим о миллионах единиц и больших объемах».

300-мм подложка с микросхемами Intel

300-мм подложка с микросхемами Intel

Intel: Цикл «тик-так» ещё может вернуться

В Intel говорят, что хотя сейчас время использования одного технологического процесса для изготовления микропроцессоров растянулось до двух с половиной – трёх лет, компания постарается вернуться к своей модели «тик-так», цикл которой составляет около двух лет. Вполне возможно, что для возвращения «тик-так» потребуется переход на использование фотолитографии в глубоком ультрафиолете (extreme ultraviolet lithography, EUV). Если технологический процесс 10 нм будет использован три года, то к 2020 г. EUV-сканеры вполне могут стать экономически целесообразными для производства микросхем по техпроцессу 7 нм.

Следует отметить, что удлинение технологических циклов также означает и удлинение микроархитектурных циклов: теперь одна фундаментальная микроархитектура будет использоваться для трёх поколений процессоров в течение трёх лет. Каким образом Intel планирует увеличивать производительность в каждом поколении и насколько значительным будет увеличение скорости процессоров каждый год, покажет только время.

Если вы заметили ошибку — выделите ее мышью и нажмите CTRL+ENTER.

3dnews.ru

Освоение 10-нм техпроцесса обещает оказаться дешевле внедрения 14/16-нм норм

За последние 15 лет для производителей полупроводников и разработчиков снижение технологических норм производства обходилось сравнительно дёшево. Поясним: хотя в производство вкладывались огромные деньги, в пересчёте на отдельный транзистор суммы вложений стабильно снижались. Это хорошо иллюстрирует график аналитиков компании International Business Strategies (IBS), из которого следует, что стоимость затрат в пересчёте на транзистор снизилась с $4,01 для 90-нм техпроцесса до $1,28 для 28-нм техпроцесса. В конечном итоге это вело к снижению себестоимости производства и к падению розничных цен на процессоры, видеокарты и так далее.

При переходе с 28-нм производства на 20-нм произошёл скачок стоимости вложений в пересчёте на каждый транзистор. Практически единственным заказчиком на 20-нм чипы была и остаётся компания Apple (процессоры NVIDIA Tegra X1 на фоне объёмов Apple A8 просто меркнут). Ежемесячно компания TSMC выпускает примерно 60 тыс. кремниевых пластин с 20-нм чипами. Для сравнения, та же TSMC каждый месяц обрабатывает 150 тыс. подложек с 28-нм чипами. Иными словами, объёмы выпуска пластин с 20-нм полупроводниками остаются ограниченными и не могут привести к снижению себестоимости отдельного транзистора и чипов в целом. Вложения были огромными, а отдача — скромной.

Изменение стоимости вложений в пересчёте на один транзистор (IBS)

Изменение стоимости вложений в пересчёте на один транзистор (IBS)

Переход на 14/16-нм нормы производства грозит аналогичными трудностями. Ожидается, что стоимость затрат на каждый транзистор при переходе на 14/16-нм нормы ещё раз последовательно увеличится. И вновь виновными окажутся сравнительно малые объёмы производства. В любом случае, они будут заметно меньше объёмов, размещённых с использованием 28-нм техпроцесса. При этом надо учесть, что время жизни 14/16-нм норм может быть также ограничено, как и время активной жизни 20-нм техпроцесса. Компании Samsung и TSMC уже объявили, что собираются приступить к производству 10-нм решений в конце следующего года.

Изменение стоимости вложений в пересчёте на один транзистор (IBS)

Снижение стоимости транзистора аналитики прогнозируют на этапе внедрения 10-нм техпроцесса. Сам по себе переход на данные нормы производства будет весьма затратным.

Так, для организации производства с 10-нм чипами в объёме 10 тыс. пластин в месяц потребуется вложить $2 млрд капитальных затрат. Например, компания Samsung по заказам Apple поставляет примерно 40 тыс. пластин в месяц. Для удовлетворения таких объёмов Samsung (или TSMC) должна вложить в производство $8 млрд и получить весомую отдачу. Разработка 10-нм чипов ориентировочно будет стоить $150 млн, что окупается и приносит хорошую прибыль только при десятикратной выручке. За выручку Apple, судя по всему, можно не беспокоиться. Но число разработчиков передовых решений, очевидно, будет сокращаться.

Из всего вышесказанного можно сделать вывод, что при переходе с 14/16-нм норм на 10-нм нормы производители и разработчики начнут зарабатывать чуть больше, но спектр передовых решений может сузиться.

Если вы заметили ошибку — выделите ее мышью и нажмите CTRL+ENTER.

3dnews.ru

Что такое техпроцесс в процессоре: важность размер кристалла

 

Доброго времени суток.

Давайте вместе приоткроем завесу такого сложного дела как производство CPU для компьютеров. В частности, из этой статьи вы узнаете, что такое техпроцесс в процессоре и почему с каждым годом разработчики стараются его уменьшить.


Как изготавливаются процессоры?

Для начала вам стоит знать ответ на данный вопрос, чтобы дальнейшие разъяснения были понятны. Любая электронная техника, в том числе и CPU, создается на основе одного из наиболее часто используемых минералов — кристаллов кремния. Причем применяется он в данных целях уже более 50 лет.

Кристаллы обрабатываются посредством литографии для возможности создания отдельных транзисторов. Последние являются основополагающими элементами чипа, так как он полностью состоит из них.

Функция транзисторов заключается в блокировке или пропуске тока, в зависимости от актуального состояния электрического поля. Таким образом, логические схемы работают по двоичной системе, то есть в двух положениях — включения и выключения. Это значит, что они либо пропускают энергию (логическая единица), либо выступают в роли изоляторов (ноль). При переключении транзисторов в CPU производятся вычисления.

 

Теперь о главном

Если говорить обобщенно, то под технологическим процессом понимается размер транзисторов.

Что это значит? Снова вернемся к производству процессоров.

Чаще всего применяется метод фотолитографии: кристалл покрыт диэлектрической пленкой, и из него вытравливаются транзисторы с помощью света. Для этого используется оптическое оборудование, разрешающая способность которого, по сути, и является техническим процессом. От ее значения — от точности и чувствительности аппарата — зависит тонкость транзисторов на кристалле.

 

Что это дает?

Как вы понимаете, чем они будут меньше, тем больше их можно расположить на чипе. Это влияет на:

  • Тепловыделение и энергопотребление. Из-за уменьшения размера элемента он нуждается в меньшем количестве энергии, следовательно, и меньше выделяет тепла.
    Данное преимущество позволяет устанавливать мощные CPU в небольшие мобильные устройства. Кстати, благодаря низкому энергопотреблению современных чипов, планшеты и смартфоны дольше держат заряд. Что касается ПК, пониженное тепловыделение дает возможность упростить систему охлаждения.
  • Численность заготовок. С одной стороны, производителям выгодно уменьшать техпроцесс, потому что из одной заготовки получается большее количество продукции. Правда, это лишь следствие утончения техпроцесса, а не преследование выгоды, потому что с другой стороны, чтобы снизить размер транзисторов, необходимо более дорогое оборудование.

  • Производительность чипа. Чем больше он будет иметь элементов, тем быстрее будет работать, при том, что его физический размер останется прежним.

 

Техпроцесс в числах и примерах

Измеряется технологический процесс в нанометрах (нм). Это 10 в -9 степени метра, то есть один нанометр является миллиардной его частью. В среднем, современные процессоры производятся по техпроцессу 22 нм.

Можете себе представить, сколько транзисторов умещается на процессоре. Чтобы вам было понятнее, на площади среза человеческого волоса могут разместиться 2000 элементов. Хоть чип и миниатюрный, но явно больше волоска, поэтому может включать в себя миллиарды транзисторных затворов.

Хотите знать точнее? Приведу несколько примеров:

  • В процессорах фирмы AMD, а именно Trinity, Llano, Bulldozer, техпроцесс составляет 32 нм. В частности, площадь кристалла последнего — 315 мм2, где располагаются 1,2 млрд. транзисторов.
    Phenom и Athlon того же производителя выполнены по техпроцессу 45 нм, то есть имеют 904 млн. при площади основания 346 мм2.

  • У компании Intel есть чипы по стандарту 22 нм — это семейство Ivy Bridge (Intel Core ix — 3xxx). Для наглядности: Core i7 – 3770K обладает 1,4 млрд. элементов, при том, что размер его кристалла всего 160 мм.
    У этого же бренда есть и 32-нанометровая продукция. Речь идет об Intel Sandy Bridge (2xxx). На площади 216 мм2 она умещает 1,16 млрд. транзисторов.

К слову, все, что вы узнали о техпроцессах для центральных компьютерных аппаратов, применимо и к графическим устройствам. Например, данное значение в видеокартах AMD (ATI) и Nvidia составляет 28 нм.

 

Теперь вы знаете больше о cpu и в частности, что такое техпроцесс в процессоре. Возвращайтесь за новой информацией.

До скорого.

 

 

profi-user.ru

Отправить ответ

avatar
  Подписаться  
Уведомление о